Durante décadas, la evolución de los chips pareció seguir una regla bastante simple: hacer cada componente más pequeño para meter más transistores en el mismo espacio. Esa lógica permitió que los procesadores fueran cada vez más potentes, eficientes y densos. Sin embargo, la industria está entrando en una etapa mucho más compleja, en la que reducir dimensiones ya no será suficiente.
La nueva hoja de ruta de IMEC, uno de los centros de investigación más importantes del mundo en semiconductores, apunta a 2038 como el año en el que podrían llegar los chips de clase 3 ángstroms, es decir, 0,3 nanómetros. La fecha llama la atención porque retrasa algunas previsiones anteriores, pero también deja una idea mucho más clara: el futuro del silicio dependerá tanto de nuevas máquinas de litografía como de una arquitectura completamente distinta.
Avance en tecnología de chips: Imec establece fecha para producción de 0,3 nm Avance
El laboratorio IMEC de Bélgica ha establecido 2038 como el año de inicio de la producción de chips de 0,3 nanómetros, ofreciendo una visión de…https://t.co/GYL7B9aape pic.twitter.com/op0OIpRCiI
— LapolaK (@lapolakmx) June 30, 2026
El problema no es solo dibujar circuitos más pequeños
Para llegar a escalas tan extremas, mejorar la fotolitografía no alcanza. Las máquinas EUV de alta apertura numérica y, más adelante, los sistemas Hyper-NA serán una parte fundamental del proceso, porque permitirán imprimir patrones cada vez más precisos sobre la oblea. IMEC y ASML ya estudian esa próxima etapa, con aperturas superiores a las actuales High-NA, pensadas para llevar la fabricación hacia la era de los ángstroms.
Pero el límite principal empieza a aparecer en otro lugar: la geometría del transistor. IMEC prevé que el contact poly pitch, una de las medidas clave para saber cuánto se está reduciendo la distancia entre transistores, deje de escalar de forma significativa alrededor de la generación A10, prevista para 2030. En otras palabras, llegará un punto en el que seguir achicando todo en horizontal dejará de dar los resultados de antes.
Ahí entra en escena la gran transición: pasar de los transistores GAA a los CFET. Los GAA, adoptados por la industria en la generación de 2 nm, rodean el canal con la puerta para mejorar el control eléctrico. Todavía tienen recorrido y, según IMEC, seguirán siendo útiles hasta A10, pero mantienen una limitación importante: los transistores de tipo n y tipo p siguen ubicados uno al lado del otro.
La próxima revolución será apilar transistores
Los CFET cambian esa lógica porque colocan los transistores n y p uno encima del otro. En vez de seguir ocupando más espacio horizontal, la arquitectura aprovecha la dimensión vertical para reducir el área de las celdas lógicas. Es un cambio profundo, porque permite seguir aumentando la densidad incluso cuando el escalado tradicional empieza a quedarse sin margen físico.
IMEC sitúa esta arquitectura como candidata para la generación A7, alrededor de 2033, y la proyecta hasta A3, la generación asociada a los 0,3 nm en 2038. En ese camino también aparecerán mejoras como la entrega de energía por la parte trasera de la oblea, nuevas formas de contacto y estructuras CFET más avanzadas, necesarias para que el apilamiento no se convierta en un problema térmico o eléctrico.
Lo más interesante es que esta hoja de ruta cambia la forma de entender la Ley de Moore. Ya no se trata únicamente de reducir el tamaño de cada transistor, sino de rediseñar cómo se organizan dentro del chip. La densidad futura dependerá cada vez más de la altura de las celdas, del apilamiento vertical, de la entrega de energía y de la integración 3D. El silicio todavía no llegó a su final, pero su supervivencia dependerá de dejar de crecer solo hacia los costados y empezar a hacerlo hacia arriba.
